先进封装也撞墙了。
过去五年，半导体行业有一个广为流传的叙事：晶体管微缩放缓，但先进封装可以续命。CoWoS、EMIB、HBM，这些封装术语从行业黑话变成了投资热词，仿佛封装就是那个能无限续命的灵药。但ECTC 2026（IEEE电子元件与技术会议）上传来的信号，讲述了一个截然不同的故事。
作为封装界的“超级碗”，ECTC今年披露的技术细节比以往任何一届都更接近量产产品。Intel拿出了EMIB-T的完整路线图和面板级封装野心；SK海力士、三星、美光围绕HBM4和HBM4E的封装方案展开了白刃战；TSMC和微软联手把冷却液直接注入硅基板；Marvell和Lightmatter把光互连搬上了封装基板。
这些进展令人振奋。但把它们拼在一起，浮现出一个令人不安的判断：先进封装本身，也正在撞墙。
问题不出在某一个技术环节。圆形硅中介层限制了封装尺寸和晶圆利用率；HBM4E将I/O数量翻倍的同时推高了互连密度和信号完整性挑战；单封装功耗突破千瓦级甚至向3kW逼近，传统散热架构全线告急。更棘手的是，这些挑战相互耦合。你不仅需要解决热问题，还得解决信号完整性、供电完整性、翘曲控制和良率的排列组合难题。
后摩尔时代的救星，发现自己也需要被拯救。
Intel EMIB-T的最强推演
Intel是ECTC今年最大的企业报告方。它的核心牌是EMIB-T，加入了硅通孔的下一代嵌入式多芯片互连桥接技术。
数据说明一切。Intel在ECTC上验证了36/35微米微凸块间距的EMIB-T封装，相比Granite Rapids使用的45微米间距，凸块密度提升了65%。Granite Rapids-AP本身已是一块70毫米乘105毫米、接近9块掩模版面积的大封装，而EMIB-T的测试目标已扩展至4.5倍掩模版面积。Intel展示的一款240毫米乘240毫米四分之一面板级测试载具，等效面积约为67块掩模版。
但Intel展台上的样品出现了明显翘曲。当讨论以此规模为目标的面板级封装时，桥接只是问题的一小部分。基板搬运、覆盖对准精度、面板级图形化，这些在240毫米尺度上都变成了数量级难度的工程问题。
EMIB-T中的“T”是核心改进，硅通孔。在传统EMIB中，电源通过非桥接区域的基板垂直传输，靠近桥接区域的功耗不得不通过封装和芯片侧的横向走线迂回。TSV嵌入桥接后，电源可以通过桥接直接供电。Intel声称，相比传统EMIB，直流压降可降低约30%。对于动辄数百安培电流、电压窗口极窄的AI加速器而言，这不是锦上添花，而是生存需求。
但物理极限不会让步。当凸块间距推进到25微米以下，每个焊点的焊料体积变得极薄，短路、开路和组装良率损失急剧攀升。Intel已经启动了25微米间距的测试验证，但瓶颈已从桥接电路密度转向凸块成形、贴装精度和组装良率。这是物理层面的硬约束，不是靠工艺优化就能线性推进的。
EMIB-T被广泛预计将用于Google TPU v9，也是当前唯一在规模维度上对TSMC CoWoS构成可信挑战的封装方案。但四分之一面板级封装认证要到2026年底才能完成。在此之前，关于“封装革命”的一切讨论，都还停留在实验室。
HBM4的封装困局：两倍I/O，数倍痛苦
HBM的故事从“堆多高”变成了“怎么连”。
HBM4E由JEDEC定义，将I/O通道从HBM3的1024翻倍至2048，同时将数据速率推高至8到10Gbps。理论总带宽接近2TB/s，是HBM3的四倍以上。
这份带宽是有代价的。HBM4的凸块间距需要从HBM3时代的约55微米大幅缩小至40到45微米，才能在相同面积内塞下两倍数量的I/O。更小的间距意味着更严格的基板平整度公差、更精密的贴装工艺和更复杂的底部填充流程。SK海力士和三星都在ECTC展示了各自的对策，但技术焦点已经从“谁的堆叠层数更多”转向了“谁的互连良率更高”。
Marvell在ECTC上提出了一个变通方案：定制HBM。思路是将接口逻辑从加速器芯片转移到HBM堆叠内部，从而缩短芯片端的布线长度，释放加速器芯片的宝贵面积。Marvell的数据显示，定制HBM可以将接口功耗降低约40%，同时让加速器芯片腾出超过10%的面积用于计算单元。对于一颗价值数万美元的AI芯片而言，10%的面积释放意味着巨额成本节约。
但定制HBM打破了HBM作为标准化产品的商业模式。SK海力士和美光是否愿意为不同客户定制不同的接口逻辑，这是一个供应链和盈利能力的深层博弈。
三星则在ECTC展示了一条截然不同的路线：无TSV的DRAM堆叠方案Vertical Cu Post Stack。四个堆叠DRAM芯片通过直径不足30微米、螺距低于56微米的高深宽比铜柱连接，完全替代了传统的硅通孔和引线键合。数据显示，相比传统引线键合堆叠，功耗降低了41%，从0.646W降至0.384W。数据速率从8.6Gb/s提升至11.8Gb/s，封装高度和面积各减少40%，带宽提升2.6倍，I/O数量提升6倍。
三星目前的重点是移动平台，但这项技术在功耗和密度上的优势对于AI加速器同样诱人。如果VCS方案在高功率场景中得到验证，它可能从根本上改变HBM的技术路线。
千瓦级芯片的散热困局
多芯片封装的问题不止于如何互连，还在如何散热。
当单封装功耗突破2到3kW，传统风冷和冷板方案已经失效。液浸冷却和微流道冷却从“可选项”变成了“必选项”。在ECTC上，TSMC和Microsoft展示了微流道冷却方案的最新技术，将冷却液直接注入硅基板中的微米级通道。TSMC宣称硅基微流道方案可以将热阻降低到传统方案的不到十分之一，使芯片结温维持在可接受范围内。
但工程难度极高。你需要在承载价值数十万美元AI芯片的基板中刻蚀微米级冷却通道，同时保证结构完整性和电气性能。冷却液的腐蚀性、微通道的长期堵塞风险、热循环引起的机械应力，每个问题都直接影响到数据中心长达数年的运营可靠性。这不是技术验证的问题，而是大规模工程化落地的问题。
Intel的EMIB-T路线图和TSMC的CoWoS都在将封装的尺寸和功率密度推向新高度。但谁能在散热方案上率先突破工程化瓶颈，谁就有可能在实际部署中建立决定性优势。
光互连：从技术验证到工程可行
电互连在信号完整性、能耗和带宽密度方面正逼近物理极限。Marvell和Lightmatter在ECTC上展示的封装级光互连提供了一条突破路径。
Lightmatter展示了co-packaged optics方案，将光学引擎与电气芯片通过先进封装集成在同一基板上，目标是在封装内和封装间实现光学连接。光学传输的每比特能耗可以比电互连降低一个数量级，带宽密度则能提升数倍。
Marvell的策略更务实，先将光引擎与电芯片通过封装基板集成，走“先在封装上证明光学可行性，再逐步替代长距离电互连”的渐进路线。
但光互连面临的根本挑战没有变：光源效率、耦合损耗、热稳定性和成本。光互连要在AI加速器封装中成为标配，必须在量产条件下证明良率和可靠性。在ECTC上，这些方案仍处于早期工程验证阶段，距离大规模部署尚存距离。
封装成为AI的新守门人
ECTC 2026传递的最重要信号是：先进封装不再是AI芯片的辅助环节，它已经演进为决定AI基础设施代际更替速度的主要限制因素，也是竞争最激烈的战场。
从EMIB-T的25微米凸块间距突破，到HBM4E的2TB/s带宽挑战，从微流道冷却的工程化尝试到光互连的早期验证，每一条技术路线都在朝自身物理极限冲刺。而且它们相互耦合：更密集的I/O产生更多热量，更多热量需要更高效的冷却，更高效的冷却对封装材料提出更苛刻的要求。
这对AI产业链意味着什么？对芯片设计者而言，封装不再是“后端问题”。封装物理正在决定架构选择，从die尺寸到供电网络到信号路由，必须在架构阶段就与封装方案协同设计。对云计算厂商而言，定制芯片的竞争正从芯片设计延伸到封装设计。谁掌握了从架构到封装到散热到互连的完整栈，谁就能在AI基础设施上建立更深厚的护城河。对投资者而言，先进封装从“有人在做”变成了“必须做对”。那些拥有从材料、设备到工艺的完整封装能力的公司和产业链节点，将获得显著的结构性溢价。
先进封装曾经是摩尔定律的救星。现在，它成了AI芯片的守门人。而这道门，正在以所有人都始料未及的速度变窄。
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