台积电还在为 2nm 的量产良率暗暗较劲，Intel 的 18A 工艺刚刚迈过交付门槛，三星的 3nm GAA 良率至今仍是谜。就在全球三大晶圆代工厂都在各自战壕里苦战时，一家不做量产芯片的公司率先撞线了。
2026 年 6 月 25 日，IBM 掏出了一块指甲盖大小的硅片，上面密密麻麻挤着近 1000 亿个晶体管。这是其最新架构 NanoStack 的原型，采用 0.7nm 工艺节点。按晶体管密度算，每平方毫米塞进了 6.66 亿个晶体管，刚好是 IBM 五年前 2nm 技术的两倍。
“这不仅仅是一次渐进式的进步，”IBM 研究院院长 Jay Gambetta 在发布会上说，“这是一个有意义的飞跃。”TechInsights 副主席 Dan Hutcheson 的用词更重：“绝对是变革性的。这给路线图又续了十年、十五年。”
在密度翻倍的背后，IBM 给出了四组硬指标：同功耗下性能提升 50%，同频率下功耗降低 70%，逻辑面积缩小 50%，SRAM 面积缩小 40%。这些数字意味着什么。如果 NanoStack 最终进入量产，数据中心的芯片可以在相同算力下能耗减半，或者相同功耗下性能暴增一半。对于每瓦性能就是利润的 AI 算力市场，这是改变成本结构的机会。
晶体管开始建高楼
过去十五年，半导体行业面临的最大困境不是什么制造竞争，而是一条物理红线。晶体管的尺寸已经逼近量子力学允许的极限。当前最先进量产工艺中，晶体管栅极长度不过十来个纳米。再缩下去，电子会直接穿过势垒泄漏。不是能不能造的问题，是物理规律不允许。
全行业因此转向了另一个方向：建高楼。
IBM 的 NanoStack 采用的技术叫 CFET，全称“互补场效应晶体管”。要理解它有多重要，得先回顾晶体管过去二十年的演化史。
2012 年之前，芯片界通用的是平面晶体管。但随着制程推进到 22nm 以下，源极和漏极越靠越近，电子泄漏变得不可控。行业随后转向 FinFET，把晶体管从平面“竖起来”，像鱼鳍一样，让栅极从三面包围沟道。FinFET 统治了从 22nm 到 5nm 的几乎所有高端芯片。但到了 3nm 以下，它的边际收益也见顶了。
2022 年前后，GAA（环绕栅极）晶体管接棒。沟道被做成纳米片，栅极从四面环绕。Intel 的 20A、三星的 3nm GAA、台积电的 N2 都属于这一代。而 CFET 是 GAA 之后的下一步棋。它的核心不再是优化单个晶体管，而是把 NMOS 和 PMOS 两种类型垂直叠在一起，然后在两层之间打通电气连接。这就好比在同样大小的地基上，从平房改成了两层小楼，晶体管密度直接翻倍。
IBM 的独特之处在于，两层晶体管不是简单的上下对齐，而是错位排列，公司称之为“交错的顺序型 CFET”。理由是错位能让布线大幅简化。每个晶体管的沟道由三层纳米片堆叠构成，每片仅 15 个原子厚，间距 9 纳米。这是真正的原子尺度工程。
不做制造的人，跑得最快
IBM 做出 sub-1nm 芯片这件事本身，就暴露了半导体行业一个耐人寻味的结构事实：全球最激进的晶体管创新，来自一家早就退出了晶圆制造的公司。
2014 年，IBM 将旗下芯片制造业务打包卖给了 GlobalFoundries，从此转型为纯粹的半导体研发机构。它不建工厂、不跑量产，只回答一个问题：在最前沿，我们还能怎么做。
这看似退让，实则让 IBM 获得了大型晶圆厂难以企及的自由度。台积电的研发团队必须考虑“这能不能在 2027 年量产”以及“单片成本控制在多少美分”。Intel 的工艺研发被产品部门的业绩压力紧紧捆绑。但 IBM 只需要回答一个问题：物理上能不能做到。
过去几年，这种自由度的成果肉眼可见。2021 年，全球第一个展示 2nm GAA 工作芯片的是 IBM。2026 年，全球第一个展示 sub-1nm CFET 工作芯片的，还是 IBM。而这些技术真正走向数十亿消费者，靠的却是台积电和日本 Rapidus 这样的制造伙伴。
英国萨里大学计算机科学家 Alan Woodward 教授给出一组形象的对比。IBM 的 NanoStack 像“一栋 100 层的摩天大楼”，而三星和 Intel 的 3D 芯片更像“30 到 50 层的建筑”。“可以说，IBM 的方案是最激进的。”
值得注意的是，NanoStack 的研发并未使用目前最先进的高数值孔径 EUV 光刻机。IBM 虽然正在安装一台荷兰 ASML 的设备，但这项突破是在没有它的条件下完成的。这意味着未来引入 High-NA EUV 后，工艺步骤还可以进一步简化。换句话说，IBM 用上一代工具，做出了下一代工艺。
五年后才到货，但不是因为懒
激进归激进，NanoStack 的量产时间表给出了一个克制的时间窗口：五年。消费者最早要到 2031 年前后，才能在手机或 AI 芯片里看到这项技术。为什么会这么久，盘根错节的工程挑战绕不开。
第一个坎是热预算。CFET 采用逐层搭建工艺。先在硅基底上造好第一层晶体管，然后在上面沉积一层硅，再造第二层晶体管，最后打通两层之间的电气连接。问题在于，造第二层的时候，工艺温度不能超过 400 摄氏度，否则第一层的金属连接和材料结构会熔化。IBM 能在这一温度约束下完成第二层晶体管的完整制造，本身就是一项工程突破。但要上第三层、第四层，热管理会指数级恶化。伊利诺伊大学材料学教授 Qing Cao 的团队正在探索一种“无结晶体管”方案，从材料层面回避高温掺杂步骤，为多层堆叠开辟新路，但目前仍停留在原理验证阶段。
第二个坎是良率。两层晶体管堆叠意味着，只要任何一层出现一个缺陷，整颗芯片就报废。Cao 教授精辟概括：“这里你要在顶上再盖一层。如果顶层或底层失效，整颗芯片就废了。”这种更高失效率必然推高成本，而第一批买单的客户，很可能来自智能手机或 AI 芯片，必须愿意为性能功耗比的飞跃支付溢价。
第三个坎是生态系统。新的晶体管架构不只需要制造工艺的验证，还需要配套的 EDA 设计工具、标准单元库和设计方法论。台积电 N3 从开发到大规模出货用了将近三年。GAA 从首次公开到规模化商用也花了约五年。NanoStack 面临的是一条全新的起跑线，需要整个上下游产业链协同配合。
IBM 全球半导体研发副总裁 Huiming Bu 说：“我期待与设计师们深入讨论如何使用这项技术。”他暗示首批搭载 NanoStack 的芯片很可能是智能手机 AI 加速器或小型 AI 芯片，这类产品面积小、利润率高、对能效提升最为敏感。在数据中心领域，Gambetta 预计十年内 NanoStack 实现广泛部署，其能效优势能帮助缓解数据中心电力消耗的失控增长。
摩尔定律的续命与换命
回到那个所有人都在问的老问题。摩尔定律还活着吗。
英伟达创始人黄仁勋说它死了。华为因为拿不到最新光刻机也这么说。但 AMD 和 Intel 仍然认为它在延续。台积电副联席 CEO 张凯维的回答更微妙：“我不在乎。”
IBM 这次用硅片交出了一份答卷。从 2021 年的 2nm 到 2026 年的 0.7nm，晶体管密度翻番，大致维持了每两年密度翻倍的经典节奏。“0.7nm”这个数字本身只是一个营销代号，它并不对应芯片上任何物理尺寸。相邻晶体管之间的距离多年来一直稳定在 40 纳米左右。但从晶体管密度的核心指标看，IBM 确实让这条指数曲线又向上拐了一格。
但这不代表一切照旧。CFET 的两层堆叠本质上是一种面积作弊。你不是把晶体管做得更小，而是把晶体管叠得更高。这算不算摩尔定律的延续。从晶体管密度的纯数学定义看，算。但从“等比例缩小”的经典物理意义上看，不算。行业已经跨过了那个靠光刻精度按比例缩小的黄金时代，进入了用工程复杂度换取密度的新阶段。
NanoStack 量产成功的那一天，将是“基础研究驱动型创新”在半导体行业的一次重大胜利。但如果量产失败了，或者五年后成本迟迟降不下来，这个故事也会成为另一个注脚。它会证明，当制造和研发之间的鸿沟越来越宽时，实验室里的奇迹离消费者的口袋到底有多远。
Dan Hutcheson 说这给路线图续了十年、十五年。这可能是真的。但这十年里有多少是物理层面的突破，有多少是靠资本和工程复杂度堆出来的，那道 400 摄氏度的热预算红线会给出最终的答案。
有一件事已经板上钉钉。当全球最大的几家晶圆厂齐声说摩尔定律已死时，一家不做制造的研发机构用硅片证明了，不是物理到了极限，是商业路径太窄。
半导体行业最稀缺的能力，从来不是“造出来”。是在所有人说“不行了”之前，先看到“还可以”。
快报